ENGINEERINGNET.BE - C’est particulièrement vrai pour les entreprises qui ne commandent pas de gros volumes aux principaux fabricants de puces.
Comment les ASIC (circuits intégrés propres à une application) peuvent-ils contribuer à accélérer la mise en œuvre et à réduire les obstacles ?
Pendant des années, les ASIC ont été conçus autour de normes relativement stables et de fonctions clairement définies. Les gains de performance provenaient en grande partie de l’intégration d’un nombre de fonctions sur une puce monolithique. Aujourd’hui, ce modèle est dépassé. Les charges de travail IA sont diversifiées, gourmandes en calcul et étroitement liées au comportement logiciel et au contexte du système, autant de paramètres évolutifs. La ‘meilleure’ architecture n’existe donc plus.
Les performances, la consommation énergétique et les coûts dépendent désormais de l’adéquation entre la puce et une combinaison d’algorithmes, de flux de données et de contraintes de mise en œuvre. Par conséquent, pour une norme identique, les implémentations peuvent varier. Un ASIC dédié au traitement vidéo, optimisé pour le streaming haute qualité sur des réseaux limités, diffère d’un ASIC conçu pour une consommation énergétique ultra-faible dans les appareils mobiles ou périphériques. Le hardware sous-jacent doit refléter ce choix.
L’industrie automobile, l’aéronautique, l’aérospatiale, les réseaux et l’IA génèrent une demande croissante en puces intégrées à leur environnement système. Face à cette évolution, les ASIC ne se limitent plus à l’application mais deviennent spécifiques à un système.
L’hyperspécialisation devient hyper-intéressante
Ce niveau de complexité et de spécialisation serait difficile voire impossible à atteindre avec des architectures monolithiques. À mesure que les puces gagnent en taille et en complexité, les cycles de conception et de refonte s’allongent, tandis que les coûts deviennent difficiles à maîtriser. Un défaut peut compromettre l’intégralité d’une puce, et la mise à jour d’une fonction nécessite souvent de repenser l’architecture.
Pour remédier à cette concentration de fonctions sur une puce unique – au détriment de l’efficacité globale - les ASIC peuvent être partitionnés, chaque puce étant optimisée pour une fonction spécifique, avant d’être interconnectées.
Le conditionnement avancé s’impose progressivement comme un pilier architectural et économique de la conception des puces. Des techniques comme le wafer-to-wafer bonding (collage de plaques à plaques), le wafer-to-die bonding (collage de puces sur plaques) et l’interconnexion 2,5D permettent aux conceptions spécialisées d’atteindre de meilleures valeurs PPA (Power Performance Area), des performances thermiques améliorées, une fiabilité accrue ou un délai de commercialisation plus court, tout en optimisant les applications finales. Sur un marché concurrentiel, ces avantages peuvent faire la différence.
Des obstacles de taille
Dans la pratique, la réussite de cette approche dépend de l’accès aux technologies de conditionnement avancé, tant chez les fonderies que chez les partenaires d’assemblage. Ces techniques ne sont pas disponibles partout et leur compatibilité varie selon le procédé, le fournisseur et le volume. Déterminer quelles combinaisons sont à la fois techniquement réalisables et fabricables est un enjeu aussi crucial que l’architecture de la puce.
La vérification, les tests et la validation doivent désormais s’appliquer à un ensemble de puces distinctes, souvent fabriquées à partir de technologies et de nœuds de gravure différents. Si chaque puce (die) est optimisée individuellement, le système global doit cependant être modélisé et validé dans son ensemble. Dans de nombreux cas, le coût total est dicté par la complexité du conditionnement avancé, la rigueur des tests et la préparation de la production.
Bibliothèques de conception
L’accès à des bibliothèques de conception qualifiées et à l’IP d’interface, réutilisables dans diverses conceptions, est essentiel. Sans ces ressources, le développement de chaque ASIC risque de devenir un exercice ponctuel (coûteux).
Cette réalité est flagrante dans des domaines comme l’imagerie, où les architectures partitionnées gagnent du terrain pour séparer les capteurs, le traitement analogique et les calculs numériques. Si certains composants systèmes évoluent rapidement, une grande partie de l’IP (interfaces, logique de commande, chemins de données) reste relativement stable. La réutilisation et la recombinaison des éléments éprouvés rendent les architectures modulaires viables à grande échelle.
Les conceptions de référence et les puces de test jouent un rôle crucial dans la validation. Elles fournissent une preuve de concept sur silicium, détectent les problèmes d’interconnexion et aident les équipes à évaluer suffisamment tôt la pertinence des choix de conceptions initiaux.
Les questions liées à la puissance, aux performances et au comportement thermique ajoutent de la complexité. Bien que le partitionnement permette une optimisation par la combinaison de technologies, la puissance doit être gérée de manière holistique à l’échelle du système. Une analyse minutieuse est indispensable pour déterminer si une charge de travail sera mieux traitée par une approche monolithique ou partitionnée.
Le partitionnement fonctionne mieux lorsqu’il est abordé comme une discipline au sein de la conception de systèmes, fondée sur une IP réutilisable, des bibliothèques certifiées et une validation sur silicium, plutôt que comme un éternel recommencement à chaque nouveau produit.
Évolution du paysage des ASIC
De nombreuses entreprises disposent encore d’une expertise dans leurs domaines clés : les algorithmes, les systèmes ou l’IP. Cependant, rares sont celles capables de maîtriser la complexité des programmes ASIC modernes, avec tous les aspects que cela implique : des nœuds avancés, des architectures multi-puces, des choix de conditionnement, l’optimisation des flux, la vérification et les tests.
En conséquence, le développement des ASIC devient un projet collaboratif. Au lieu de gérer chaque couche, les entreprises se concentrent sur la définition des exigences système et l’IP différenciée, tout en collaborant avec des partenaires possédant une expertise dans la conception, l’intégration et la fabrication.
Il ne s’agit pas d’une rupture de tendance, mais d’une évolution. Les bureaux de conception et les intégrateurs jouent depuis longtemps un rôle dans le développement des ASIC. Ce qui a changé, c’est le niveau de complexité : nous sommes passés des puces individuelles aux systèmes hétérogènes. La modularité, l’expérience acquise et la coordination au sein de l’écosystème déterminent qui peut agir rapidement, se développer de manière fiable et pérenniser l’innovation.
Un pont entre la recherche de pointe et le marché
Que faut-il pour transformer une idée audacieuse en une innovation révolutionnaire ? Le juste équilibre entre la créativité et la technologie avancée. Ces ingrédients ne sont pas toujours réunis. Les startups regorgent généralement d’idées originales mais peinent à accéder aux ressources indispensables à leur concrétisation, comme l’expertise en conception de puces ou l’accès aux nœuds les plus avancés des fonderies.
Avec IC-Link, imec jette un pont entre les idées et les solutions prêtes pour le marché. S’appuyant sur l’expertise et l’écosystème d’imec, IC-Link offre aux startups et aux PME un point d’accès sécurisé et uniforme à un réseau de fonderies partenaires tels que UMC, X-FAB, Silterra, Pragmatic et onsemi. IC-Link est membre de la TSMC Value Chain Alliance (VCA), un atout essentiel pour accéder aux nœuds CMOS les plus avancés.
L’approche intégrée couvre l’ensemble du cycle de vie du produit : conception, intégration de l’IP, prototypage, production, conditionnement, tests et gestion de la chaîne d’approvisionnement.
En combinant les capacités ASIC, la photonique sur silicium et le conditionnement 3D dans des empilements technologiques uniformes, IC-Link permet à ses partenaires d’étendre l’innovation à divers domaines et de fournir des solutions personnalisées pour des applications industrielles, automobiles et médicales.
GPU versus ASIC: couteau suisse contre scalpel
La puce généraliste GPU s’est imposée comme l’accélérateur graphique par excellence, prisée dans l’univers du jeu vidéo et les applications graphiques exigeant un traitement parallèle à grande échelle. Au fil du temps, son architecture a été adaptée aux tâches de calcul générales et à l’IA. Une GPU moderne se compose de milliers de cœurs, d’unités tensorielles spécialisées et de mémoire à large bande passante (HBM).
L’un des goulots d’étranglement du traitement IA sur GPU est le ‘mur de la mémoire’ : les unités de calcul traitent les données beaucoup plus vite que la mémoire ne peut les fournir. Réduire l’écart entre la puissance de calcul et la mémoire – par exemple en empilant la mémoire HBM au-dessus de la GPU dans une architecture 3D – permet d’atténuer ce problème, même si cette approche soulève de nouveaux défis liés à la surchauffe.
L’un des atouts de la GPU réside dans sa polyvalence. Une même plateforme peut prendre en charge l’entraînement IA et l’inférence, tout en exécutant les applications graphiques. On peut ainsi le considérer comme le couteau suisse du monde informatique.
Les ASIC, en revanche, s’apparentent à un scalpel. Ils font l’impasse sur les fonctions généralistes pour se concentrer sur une tâche prédéfinie, comme le calcul matriciel et tensoriel, ce qui se traduit par des performances supérieures pour cette tâche informatique spécifique.
